`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    22:58:21 08/20/2015 
// Design Name: 
// Module Name:    DelayEnable 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module DelayEnable(
	input clk,enable,
	output reg enable2
    );

always@(posedge clk) begin
	if(enable) enable2 = 1;
	else enable2 = 0;
end

endmodule
